【超清版】 GB/T 44775-2024 集成电路三维封装 芯片叠层工艺过程和评价要求

ICS31.200
CCS L55
中华人民共和国国家标准
GB/T44775—2024
集成电路三维封装
芯片叠层工艺过程和评价要求
Integratedcircuit3Dpackaging—Requirementfordiestackprocessandevaluation
2024-10-26发布2025-05-01实施
国家市场监督管理总局
国家标准化管理委员会发布

目 次
前言………………………………………………………………………………………………………… Ⅲ
1 范围……………………………………………………………………………………………………… 1
2 规范性引用文件………………………………………………………………………………………… 1
3 术语和定义……………………………………………………………………………………………… 1
4 一般要求………………………………………………………………………………………………… 1
4.1 设备、仪器和工装夹具……………………………………………………………………………… 1
4.2 材料………………………………………………………………………………………………… 2
4.3 注意事项…………………………………………………………………………………………… 2
5 详细要求………………………………………………………………………………………………… 2
5.1 环境………………………………………………………………………………………………… 2
5.2 典型工艺流程……………………………………………………………………………………… 3
5.3 工艺准备…………………………………………………………………………………………… 4
5.4 待叠层芯片确认…………………………………………………………………………………… 5
5.5 引线键合类芯片叠层工艺………………………………………………………………………… 5
5.6 倒装类芯片叠层工艺……………………………………………………………………………… 7
5.7 标识、转运、贮存…………………………………………………………………………………… 8
5.8 记录………………………………………………………………………………………………… 8
6 评价要求………………………………………………………………………………………………… 8
6.1 引线键合类芯片叠层工艺的评价要求…………………………………………………………… 8
6.2 倒装类芯片叠层工艺的评价要求………………………………………………………………… 13

前 言
本文件按照GB/T1.1—2020《标准化工作导则 第1部分:标准化文件的结构和起草规则》的规定
起草。
请 注意本文件的某些内容可能涉及专利。本文件的发布机构不承担识别专利的责任。
本文件由中华人民共和国工业和信息化部提出。
本文件由全国集成电路标准化技术委员会(SAC/TC599)归口。
本文件起草单位:中国电子科技集团公司第五十八研究所、神州龙芯智能科技有限公司。
本文件主要起草人:袁世伟、高娜燕、肖汉武、帅喆、黄海林、肖隆腾、何慧颖。

1 范围
本文件规定了集成电路三维封装中使用引线键合工艺及倒装工艺进行的芯片叠层工艺过程和评价
要求。
本 文件适用于集成电路三维封装中使用引线键合及倒装工艺进行叠层的电路。
2 规范性引用文件
下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条款。其中,注日期的引用文
件,仅该日期对应的版本适用于本文件;不注日期的引用文件,其最新版本(包括所有的修改单)适用于
本文件。
GB/T25915.1—2021 洁净室及相关受控环境 第1部分:控粒子浓度划分空气洁净度等级
GB/T35005—2018 集成电路倒装焊试验方法
3 术语和定义
下列术语和定义适用于本文件。
3.1
芯片堆叠 diestack
将包含两层或多层有源电子器件的芯片水平集成在一个电路里。
4 一般要求
4.1 设备、仪器和工装夹具
叠层工艺所需设备仪器应定期进行鉴定和校准。工装夹具应完好无损、洁净,规格尺寸应与工艺要
求相适应,常用设备仪器及工装夹具见表1所示。
表1 常用设备仪器及工装夹具
序号名称主要技术要求用途
1 贴片机装片精度:XY 不超过20μm,旋转小于或等于0.5° 点胶、装片工艺
2 热压焊机温度、压力范围可调用于倒装芯片互连
3 固化炉温度误差不超过10℃;30min时间误差不超过5s 胶材料固化
4 回流炉温度可调焊膏焊接及胶水固化
5 清洗机清洗后芯片表面无助焊剂残留清洗倒装芯片助焊剂
6 低倍显微镜满足镜检使用要求装片后外观检验
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表1 常用设备仪器及工装夹具(续)
序号名称主要技术要求用途
7 高倍显微镜满足镜检使用要求芯片检验
8 X射线检测仪
电压范围应足以使X射线穿透器件。焦距应适当,
使得主要尺寸为25.4μm 的物体的图像比较清晰
空洞检验,凸点偏移
检查
9 超声扫描检测仪设备的试验频率应能足以穿透芯片粘接界面空洞检验
10 粘接强度测试仪
试验台应能提供7MPa乘以最大被测芯片面积的力,
其精度为±5%或0.5N(50gf)的力(取较小者) 粘接层强度检验
11 剪切强度测试仪准确度达到满刻度的±5%或0.5N(50gf)(取较小者) 粘接层强度检验
12 三坐标检测仪精度±5μm 粘接层厚度检验
13 防静电芯片盒防静电芯片装载
14 托盘防静电外壳装载
15 镊子防静电原材料夹取
4.2 材料
芯片叠层工艺使用的材料应满足以下要求:
a) 材料应是检验合格的产品;
b) 材料应严格按照相关存储条件存放,并在有效期内使用。
4.3 注意事项
4.3.1 安全
芯片叠层工艺应注意以下安全事项:
a) 设备仪器电源应可靠接地,定期对设备仪器的水、电、气系统进行安全检查;
b) 工艺人员应按设备仪器操作规程所要求的操作顺序操作。
4.3.2 防静电
芯片叠层工艺过程的工作区的设施设备接地,物料放置在工作台时,应同时开启等离子风机,进行
静电防护。
5 详细要求
5.1 环境
芯片叠层工艺所需环境应满足以下要求:
a) 环境温度:22℃±3℃;
b) 相对湿度:55%±10%;
c) 洁净度:环境洁净度至少应达到GB/T25915.1—2021中ISO6级规定。
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5.2 典型工艺流程
5.2.1 引线键合类芯片叠层工艺流程
引线键合类芯片叠层工艺流程见图1。
图1 引线键合类芯片叠层工艺流程图
5.2.2 倒装类芯片叠层工艺流程
倒装类芯片叠层工艺流程见图2。
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图2 倒装类芯片叠层工艺流程图
5.3 工艺准备
5.3.1 文件
检查并确认使用的工艺文件、图纸、作业指导书等文件的现行有效性和完整性,明确堆叠芯片的尺
寸和厚度等要素。
5.3.2 设备和仪器
设备和仪器准备应满足下列要求:
a) 水、电、气、真空等应供应正常;
b) 设备仪器各项指标应在规定范围内(满足4.1要求)。
5.3.3 工装夹具
芯片叠层前需根据要求准备工装夹具,一般包括传送舟、底座、片盒以及镊子等。具体的工装夹具
使用要求如下:
a) 各工装夹具表面应清洁、无沾污物;
b) 应按芯片尺寸选用配套的片盒,片盒应平整无翘曲变形;
c) 应选用防静电镊子,且镊头内侧应平整无毛刺。
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5.4 待叠层芯片确认
待叠层芯片在工艺前需根据要求进行确认,具体要求如下:
a) 应按照工艺文件核对芯片型号、批号、数量等;
b) 芯片应符合工艺文件或作业指导书的相关要求。
5.5 引线键合类芯片叠层工艺
5.5.1 材料确认
按照产品封装工艺文件规定,选用与文件中要求相符的粘接材料,具体要求如下:
a) 包装盒上应标明胶材料的型号、制造日期、有效期、贮存条件等情况;
b) 胶材料测试数据(黏度、粘接力、电阻率及离子提取物含量等)应符合技术要求;
c) 胶材料的有效期应在规定有效期内;
d) 胶体应均匀,无气泡、空洞、小团块或分层等现象;
e) 粘接材料使用前应完成材料的评价和验收。
5.5.2 点胶
按照产品封装工艺文件规定,选用与文件中要求相符的粘接材料及点胶方式,具体要求如下:
a) 应根据芯片合理设置点胶高度、螺杆转速、点胶头移动速度等参数;
b) 应根据芯片尺寸确定点胶图形,一般选用“X”形、“米”形、“雪花”形,具体如图3所示:
1) 芯片面积≤4mm×4mm 时用“X”形胶,“X”形胶的尺寸是芯片对角线的长度;
2) 芯片面积≥4mm×4mm 时用“米”形胶,“米”字形胶中间的“十”字约是芯片长、宽尺寸
的2/3长度,对角线是芯片对角线的长度;
3) 芯片面积≥4mm×4mm 时用“雪花”形胶,“雪花”字形中间的“十”字约是芯片长、宽尺
寸的1/3长度,小分枝末端距离中心约2/3长度(即a=2/3芯片长度或宽度),对角线是
芯片对角线的长度。
a) “X”形胶b) “米”形胶c) “雪花”形胶
图3 点胶形状
5.5.3 叠层结构
5.5.3.1 金字塔形叠层结构
使用尺寸不同的芯片、下层芯片的面积要大于上层,芯片逐层增加,使用引线键合技术将芯片与芯
片互连起来,呈金字塔形状,如图4所示。
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图4 金字塔形叠层结构
5.5.3.2 夹层式叠层结构
将相同尺寸的芯片在Z 方向上一层一层累加,在叠加的过程中完成互连,由于芯片尺寸相同,在上
下层芯片之间需添加绝缘隔离介质,使得上下两层间存在实现引线键合所需的空间,如图5所示。
图5 夹层式叠层结构
5.5.3.3 错位式叠层结构
使用相同尺寸的芯片,上层芯片与下层芯片间进行错位贴装,这样每层戏弄表面就有足够的面积和
空间可以用来进行引线键合,如图6所示。
图6 错位式叠层结构
5.5.3.4 交替式叠层结构
使用相同尺寸的芯片,上层芯片和下层芯片进行不同方向的错位贴装,交错进行,这样每层芯片表
面就有足够的面积和空间可以用来引线键合,如图7所示。
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图7 交替式叠层结构
5.6 倒装类芯片叠层工艺
5.6.1 材料确认
按照产品封装工艺文件规定,选用与文件中要求相符的倒装材料,具体要求如下:
a) 包装盒上应标明材料的型号、制造日期、有效期、贮存条件等情况;
b) 助焊剂的生产日期或有效期应在规定有效期内;
c) 底填材料的有效期应在规定有效期内;
d) 底填材料应均匀,无气泡、空洞、小团块或分层等现象;
e) 倒装材料使用前应完成材料的评价和验收。
5.6.2 堆叠结构
5.6.2.1 芯片尺寸不同的叠层结构
使用尺寸不同的芯片,逐层叠加,使用倒装技术将芯片与芯片互连起来的三维封装结构,如图8
所示。
a) 正“△”叠层结构b) 倒“△”叠层结构
图8 芯片尺寸不同的叠层结构
5.6.2.2 芯片尺寸相同的叠层结构
使用尺寸相同的芯片,逐层叠加,使用倒装技术将芯片与芯片互连起来的三维封装结构,如图9
所示。
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图9 芯片尺寸相同的叠层结构
5.7 标识、转运、贮存
5.7.1 标识
应对叠层过程中所产生的产品状态进行状态标识,包括待堆叠、堆叠待检、合格品和不合格品。
5.7.2 转运
转运过程应满足以下要求:
a) 产品加工完转交下一个工序应将产品整齐地平铺在专用的转运容器中;
b) 转运容器表面应洁净、光滑,无油污、灰尘、异物等污染源;
c) 转运容器应由无腐蚀的材料制成,具有适中的硬度能够保护产品;
d) 产品加工完转交下一个工序应保证产品无损坏和污染。
5.7.3 贮存
叠层芯片封装完成并检验完后应放置到专用的容器中,并存储在氮气柜或干燥柜中。
5.8 记录
需按规定格式填写叠层工艺记录单。叠层工艺记录单应清晰整洁,若有改动,改动处要有签名并填
写改动日期。叠层工艺记录应至少包括日期、人员、芯片型号、批号、片号等。
6 评价要求
6.1 引线键合类芯片叠层工艺的评价要求
6.1.1 点胶的评价要求
为了避免点胶工艺存在缺陷,导致芯片叠层过程中出现异常,在点胶后,应对其点胶质量进行全面
评价,具体要求如下:
a) 点胶后,胶体内不应有硬质点、杂质等异物;
b) 点胶后,胶形应与工艺文件要求相符;
c) 点胶后,装片胶不应出现过量或不足影响胶形的情况。
6.1.2 引线键合类芯片叠层的评价要求
叠层工艺中途及叠层工艺完成后,都需要对芯片叠层情况进行评价,评价要求如下。
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a) 芯片叠层后的偏转、偏离、倾斜及高度差应满足工艺及设计文件要求,如图10所示,有特殊要
求的除外。
a) 芯片旋转测量方式b) 芯片偏离测量方式c) 芯片倾斜测量方式
标引序号说明:
θ ———芯片旋转或倾斜的角度;
d ———芯片偏移的角度。
图10 装片位置判别标准
b) 芯片每边的75%以上可见粘接材料则合格,芯片侧面粘接材料高度H ≤芯片厚度的3/4则合
格,粘接材料高度尺寸大于底部宽度尺寸和的堆积、颈缩则不合格,粘接材料高于芯片高度或
卷曲则不合格,如图11所示。
a) 正面合格示意图b) 侧面合格示意图c) 不合格示意图
图11 粘接材料检查判据
c) 首件产品需测量粘接层厚度,并保证粘接层厚度在30μm~70μm 的范围内。粘接层厚度H
为测量值H1(即芯片粘接后的高度)与芯片的厚度H2之差,如图12所示。
图12 粘接层厚度示意图
d) 芯片表面不应出现绝缘胶或导电胶等粘接材料的沾污及外来杂质。
e) 粘接材料不应出现任何剥落、起皮或隆起。
f) 粘接材料不应污染键合区,或使封装引出端之间形成桥连。
g) 叠层工艺过程中芯片不应出现缺损、擦伤裂纹等现象。
6.1.3 芯片粘接层空隙评价要求
装片固化后应进行首件的粘接层空洞检验,一般选择X 射线进行空洞检验,当X 射线无法检验时
选择超声扫描进行空洞检验,检验要求如下。
a) X射线检验空洞,检验要求如下:
1) 接触区空洞超过总接触区面积的1/2,见图13;
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2) 单个空洞贯穿基板或半导体元件的长度或宽度,并且面积超过总设计接触面积的
10%,见图13。
图13 X 射线检验判据
b) 超声扫描检测空洞,检验要求如下:
1) 接触区多个空洞面积总和不应超过总接触区面积的50%;
2) 单个空洞面积不应超过预计接触区的15%,见表2;
3) 单个拐角空洞不应超过总预计接触区的10%,见表2;
4) 当用平分两对边方法把图象分成4个面积相等的象限时,任一象限中的空洞不应超过该
象限预计接触区面积的70%,见表2。
表2 芯片粘接材料界面空洞判据
空洞判据
扫描模式
典型的透射模式图像分析
(两个阈值水平—B&W)
=空洞或未粘接区域
典型的反射模式图像分析
(两个阈值水平—B&W)
=空洞或未粘接区域
拒收:单个空洞大于预
计接触区总面积
的15%
拒收:拐角空洞大于预
计接触区总面积
的10%
接收:没有一个空洞大
于预计接触区总面积
的15%
接收:拐角空洞小于预
计接触区总面积
的10%
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表2 芯片粘接材料界面空洞判据(续)
空洞判据
扫描模式
典型的透射模式图像分析
(两个阈值水平—B&W)
=空洞或未粘接区域
典型的反射模式图像分析
(两个阈值水平—B&W)
=空洞或未粘接区域
拒收:象限中70%以上
部分未粘接
接收:所有象限中未粘
接的面积均小于70%
6.1.4 芯片粘接强度评价要求
装片固化后应进行粘接强度的检验,一般情况下首件应进行粘接层强度检验,具体要求如下。
a) 剪切强度检验时,若出现以下任一条判据的芯片均应视为失效:
1) 达不到图14中1.0倍曲线所表示的剪切强度要求;
2) 发生分离的力大于图14中表示的最小强度(1.0倍)曲线所对应的力,但是小于图14中
2倍曲线所对应的力,同时有效粘接面积小于附着区面积的75%。
b) 拉脱强度检验时,若出现下述情况样品应视为失效:
1) 在低于图15表示的1.0倍芯片最小抗拉下芯片与底座/基座发生分离;
2) 在低于图15表示的2.0倍芯片最小抗拉下芯片与底座/基座发生分离,且芯片粘结材料
与芯片之间,或芯片粘结材料与管座/基板之间的界面上没有明显的附着痕迹。
c) 两种强度检验方法的选择原则:应根据芯片面积确定强度检验方法,一般芯片面积小于
4mm×4mm 时选用剪切强度检验;芯片面积不小于4mm×4mm 时选用拉脱强度检验。
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若附着区面积大于4.13mm2,被试件承受的最小作用力应为24.5N的力或其倍数。
若附着区面积小于或等于4.13mm2,被试件应承受的最小作用力应为6.1N/mm2(1.0倍时)、7.6N/mm2(1.25倍
时)或12.2N/mm2(2.0倍时)。
图14 芯片剪切强度判据(最小作用力与附着区面积的关系)
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x 轴为对数刻度,未给出的点应根据公式(1)和公式(2)计算,不能从图上外推。
1.0倍时,y=14.8lgx+47.2 …………………………(1)
2.0倍时,y=29.6lgx+94.4 …………………………(2)
图15 芯片附着强度的判据(最小抗拉强度对芯片附着面积)
6.2 倒装类芯片叠层工艺的评价要求
6.2.1 倒装类芯片叠层的评价要求
叠层工艺中途及叠层工艺完成后,都需要对芯片叠层情况进行评价,评价要求如下:
a) 芯片相对于封装设计文件要求,回流后,焊接面积不应小于焊盘面积,如图16所示;
图16 不合格位置示意图
b) 叠层工艺过程中芯片不应出现缺损、擦伤裂纹等现象;
c) 叠层工艺过程中焊球不应出现缺失、桥连等现象。
6.2.2 倒装类芯片剪切强度评价要求(无底部填充)
倒装类芯片剪切强度检验方法和判据应依照GB/T35005—2018中的相关规定,检验要求如下:
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a) 芯片剪切力不应小于最小剪切力要求;
b) 焊球不应出现凸点抬起、界面破裂的不合格失效模式;
c) 焊球下方芯片或基板不应出现破裂现象;
d) 芯片或基板焊接区不应出现金属化层浮起现象。
6.2.3 倒装类芯片剪切强度评价要求(含底部填充)
倒装类芯片剪切强度检验方法和判据应依照GB/T35005—2018中的相关规定,检验要求如下:
a) 芯片剪切力不应小于最小剪切力要求;
b) 芯片被剪切后,下部芯片或基板上不应残留有芯片的碎片;
c) 芯片被剪切后,不应发生芯片与填充材料间脱离;
d) 芯片被剪切后,不应发生芯片与填充材料一起脱离。
6.2.4 倒装类芯片拉脱强度评价要求(无底部填充)
倒装类芯片拉脱强度检验方法和判据应依照GB/T35005—2018中的相关规定,检验要求如下:
a) 芯片拉脱力不应小于最小拉脱力要求;
b) 芯片被拉脱后,芯片或基板不应出现断裂;
c) 芯片被拉脱后,UBM 不应与芯片分离;
d) 芯片被拉脱后,凸点不应与UBM 分离;
e) 芯片被拉脱后,凸点与基板焊盘不应出现分离;
f) 芯片被拉脱后,基板的金属焊盘不应出现分离。
6.2.5 倒装类芯片拉脱强度评价要求(含底部填充)
倒装类芯片拉脱强度检验方法和判据应依照GB/T35005—2018中的相关规定,检验要求如下:
a) 芯片拉脱力不应小于最小拉脱力要求;
b) 芯片被拉脱后,芯片下填充材料与芯片之间,填充材料与基板之间应有明显附着痕迹。
6.2.6 倒装类芯片底填空隙评价要求
倒装类芯片底填空隙检验方法和判据应依照GB/T35005—2018中的相关规定,检验要求如下:
a) 底部填充区空洞子那个面积不应超过芯片面积的20%,见图17;
b) 单个空洞面积超过芯片面积的10%,或单个拐角空洞面积不应超过芯片面积的5%,见图17;
c) 当用平分方法将图像分成四个面积相等的象限时,任一象限中的空洞不应超过该象限芯片面
积的30%,见图17。
拒收:单个空洞大于芯片面积的10% 接收:没有一个空洞大于芯片面积的10%
拒收:拐角空洞大于芯片面积的5% 接收:拐角空洞小于芯片面积的5%
a) b)
图17 空洞判据
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拒收:任一象限中空洞大于30% 接收:任一象限中空洞均小于30%
c) d)
注: 表示空洞区域。
图17 空洞判据(续)
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